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基于FPGA的带寄存器寻址SPI接口设计

归档日期:05-25       文本归类:地址寄存器      文章编辑:爱尚语录

  随着物联网技术的发展,硬件间的相互通信速度要求越来越快。文中给出了采用Verilog HDL语言以有限状态机的形式,在接口要求,并通过Modelsim SE 6.5仿真软件进行了仿真实验,得到了符合设计要求的仿真波形,且在

  SPI(Serial Peripheral Interface,串行外围接口)总线是一种高速全双工同步串行通信接口,可以实现CPU与各种外围设备(如FLAS、LCD显示驱动器、网络控制器、AD转换器、DA转换器和其他CPU等)以串行方式进行通信以交换信息。相比于I2C接口和UART等其他串行接口,一般情况下,SPI接口的数据传输速度最快,可以达到几个Mb/s。I2C接口由于是二线 Mb/s;UART工作在方式0(8位移位寄存器)时,时钟速度为系统时钟的1/12,而SPI接口时钟速度一般为系统时钟的1/4。本文给出了采用Verilog HDL语言,以FPGA为控制器设计的一种带寄存器寻址的SPI接口的设计方法。

  SPI总线一般使用四条信号线,以主/从模式工作,这种模式通常有一个主设备和多个从设备。数据传输过程由主机初始化。它是一种环形总线所示。SPI总线使用的四条信号线分别为SCLK、MOSI、MISO和CS。其中,SCLK为串行时钟线,用来同步数据传输,由主机产生;MOSI是主机输出,从机输入数据线;MISO是主机输入,从机输出数据线;CS是从机选择线,由主机控制输出。

  CS用于表示控制芯片是否被选中,即只有CS有效时(高电平或低电平),对此芯片的操作才有效,从而在同一总线上连接多个SPI接口设备成为可能。当SPI从机被选中时,在SPI主机输出SCLK的控制下,SPI主机通过MOSI引脚发送数据,SPI从机通过MOSI接收数据,或者SPI从机通过MISO引脚发送数据,SPI主机通过MISO引脚接收数据。

  SPI总线通过时钟极性(CPOL)和时钟相位(CPHA)两个控制位来配置其工作方式及其接口数据传输时序。SPI总线所示。C POL用来控制SCLK的空闲状态电平。当CPOL=0时,SCLK的空闲状态为低电平;当CPOL=1时,SCLK的空闲状态为高电平。CPHA用来控制采样数据的时刻。当CPHA=0时,在SCLK从空闲状态跳变的第一个时沿(上升或下降)数据被采样;当CPHA=1时,在SCLK从空闲状态跳变的第二个时沿数据被采样。

  SPI总线工作原理:假定CPOL=0,CPHA=1。当要传输数据时,SPI主机控制CS输出有效电平,SCLK输出时钟信号,SPI总线处于工作状态。当SCLK第一个时沿(上升沿)来的时候,SPI主机的8位移位寄存器将最高位(MSB)的数据移出,并将剩余的数据分别左移一位,这时MOSI线上电平为刚移出MSB代表的电平;同时SPI从机的8位移位寄存器将最高位的数据移出,并将剩余的数据分别左移一位,而MISO线上电平为刚移出MSB代表的电平。然后当第二时沿(下降沿)到来的时候,SPI主机的8位移位寄存器将锁存MISO线上的电平,并将其移入最低位(LSB):同时SPI从机的8位移位寄存器将锁存MOSI线上的电平,并将其移入最低位。经过8个SCLK时钟周期后,两个移位寄存器就实现了数据交换,即完成了一次SPI接口时序,然后SPI总线重新回到空闲状态,从而SPI主机和SPI从机之间实现全双工通信。

  本文采用Verilog HDL语言以同步有限状态机(FSM)的设计方法,实现了一种4线制全双工的SPI总线。通过SPI主机访问SPI从机的控制寄存器,实现SPI主机和SPI从机间的SPI总线 SPI总线协议

  设计的SPI总线时序要求:当CS为低电平时,MOSI线和MISO线上数据传输有效。数据传输由SCLK控制,每次数据传输开始于SCLK的下降沿。每个输出的数据位在SCLK上升沿被采样。1 b读/写位实现SPI主机对SPI从机的读操作和写操作。1 b的保留位用作扩展。6 b地址是所要访问的SPI从机控制寄存器的地址。8 b数据是写入或读取SPI从机指定地址的控制寄存器的内容。写操作和读操作时序图如图3所示。

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